Skriva VHDL-kod för en 16-bitars skiftregister vänster?

Skriva VHDL-kod för en 16-bitars skiftregister vänster?

biblioteket IEEE;
använda IEEE. STD_LOGIC_1164.ALL;

enhet shiftreg är
Port (sv: i STD_LOGIC;
Klocka: i STD_LOGIC;
Återställ: i std_logic;
data_i: i STD_LOGIC_VECTOR (15 b 0);
SKIFT: i STD_LOGIC;
data_o: ut STD_LOGIC);
slutet shiftreg;

arkitektur beteende av shiftreg är
signal reg: std_logic_vector (15 b 0);
börja
processen (klocka, sv, reg, reset)
börja
om reset<="1">
REG<>
elsif (clock'event och klocka<="1" )="">
om (sv<="1")>
REG<=>
elsif (sv<="1" and=""><="1")>
REG<= reg="" (14="" downto="" 0)="" &="">
slutet om;
slutet om;
Avsluta process;
data_o<= reg="">
slutet beteende;