Vad är en jämn spänning för en logik 1 när du använder en CMOS enhet?

Signal som är helt annorlunda än TTL CMOS gate kretsar har ingång och utgång. För en CMOS grind på en strömkällans spänning på 5 volt, acceptabel input signal spänningar utbud från 0 volt 1,5 volt för en "låg" logik stat och 3.5 volt till 5 volt för en "hög" logik stat. "Acceptabel" output spänningar (spänningsnivåer garanteras av gate tillverkaren över ett angivna lastförhållanden) räckvidd från 0 volt till 0,05 volt för en "låg" logik stat och 4,95 volt till 5 volt för en "hög" logik stat:

Det borde vara uppenbart från dessa siffror att CMOS gate kretsar har mycket större buller marginaler än TTL: 1,45 volt för CMOS lågaktivt och höga marginaler, kontra högst 0,7 volt för TTL. Med andra ord, kan CMOS-kretsar tolerera över dubbelt så mycket av överlagrade "brus" spänning på deras ingående linjer innan signalfel tolkning kommer att leda.
CMOS buller marginaler bredda även ytterligare med högre operativa spänningar. Till skillnad från TTL, som är begränsad till en strömkällans spänning på 5 volt, kan CMOS drivas av spänningar så hög som 15 volt (vissa CMOS-kretsar så hög som 18 volt). Här visas de godtagbara "high" och "låg" staterna, för både ingång och utgång, CMOS integrerade kretsar verkar på 10 volt och 15 volt, respektive:

Marginalerna för godtagbara "high" och "låg" signaler kan bli större än vad som visas i föregående illustrationer. Vad visas representerar "värsta" insignalen prestanda, baserat på tillverkarens specifikationer. I praktiken finns det att en gate krets kommer att tolerera "hög" signaler av betydligt mindre spänning och "låg" signaler av betydligt högre spänning än de som anges här.
Omvänt, extremt liten utgång marginalerna visas--garanterar utdata stater för "high" och "låg" signaler inom 0,05 volt makt leverera "rails"--är optimistisk. Sådana "solida" output spänningsnivåer blir sann bara för villkorar av minsta lastning. Om porten sourcing eller sjunka avsevärd ström till en last, utspänningen kommer inte att kunna behålla dessa optimala nivåer, på grund av intern kanal motståndet av utfärda utegångsförbud slutresultatet MOSFETs.
Inom "osäkra" för någon grind ingång, kommer det att finnas några pekar på att avgränsningen dividera utfärda utegångsförbud "låg" insignalen intervallet från dess faktiska "hög" insignalen utbud. Som är, någonstans mellan lägsta "hög" spänning signalnivå och "låg" signal spänning högsta garanterade av utfärda utegångsförbud för tillverkaren, det finns en tröskel spänning vid vilken gate willactually växla sin tolkning av en signal från "låg" eller "hög" eller vice versa. För de flesta gate kretsar är detta ospecificerade spänning en enda punkt: